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반도체 회로 패턴 분할, GNN으로 고칠 부분만 골라 최적화
원문 읽기 · arxiv.org ↗(새 탭에서 열림)반도체 회로의 미세 패턴을 여러 마스크와 유도 자기조립 공정에 배치할 때, GNN이 다시 최적화할 비아만 골라 푸는 연구다.
연구 방법
- 기존 충돌 그래프가 놓친 유도 자기조립 템플릿 사이의 끝단 간격 제약을 반영한다. 정수계획 해를 먼저 만든 뒤 GNN이 재배치가 필요한 비아를 선택하고, 고정하지 않은 변수만 다시 최적화한다.
평가 결과
- 7nm 합성 회로에서는 최적 정수계획 대비 약 45배 빠르고 비용 증가는 0.1%, BOOM 회로에서는 약 15배·1.0%였다. 5nm 산업 레이아웃 10개 평균은 1168.46초에서 103.09초로 줄고 비용은 약 2% 늘었다.
적용 조건
- 7nm 합성 20개 레이아웃으로 학습한 모델을 7nm·5nm의 제한된 테스트에 적용했다. 실제 제조 수율은 확인하지 않았고 제조 가능성은 OPC·리소그래피 시뮬레이션 지표로 평가했다. arXiv 원문은 향후 학회 발표 표기가 있다.
함께 확인할 조건
- 7nm 합성 20개 레이아웃으로 학습한 모델을 7nm·5nm의 제한된 테스트에 적용했다. 실제 제조 수율은 확인하지 않았고 제조 가능성은 OPC·리소그래피 시뮬레이션 지표로 평가했다. arXiv 원문은 향후 학회 발표 표기가 있다.
출처와 편집 기준
arxiv.org · 연구 프리프린트 · 검수 2026.10.18 (KST)
요약은 원문의 핵심을 정리했으며, 커머스 인사이트는 편집 해석이다.